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Aldec und SynthWorks bieten Randomisierungs- und Funktionsabdeckungskapazitäten mit OS-VVM™ für VHDL-Designer

Aldec, Inc., kündigt zusammen mit SynthWorks Design Inc. die Verfügbarkeit von Open Source VHDL Verification Methodology (OS-VVM™) an, womit die beiden Partner ihren Einsatz für die anhaltende Unterstützung der VHDL-Designgemeinschaft unterstreichen.

OS-VVM bietet fortschrittliche Überprüfungsmethoden wie eingeschränkte und abdeckungsabhängige (constrained and coverage-driven) Randomisierungen sowie Funktionsabdeckungen (functional coverage) und weitere fortschrittliche Funktionen für Techniker, die mit VHDL an auf ASICS und FPGA beruhenden Anwendungen arbeiten.

Vorteile von OS-VVM:

  • Bietet Zugriff auf fortschrittliche Randomisierungs- und Funktionsabdeckungskapazitäten (zuvor nur innerhalb von Methoden auf Systemebene verfügbar), die in jeder beliebigen Prüfanlage verwendet werden können
  • Statt dem Einsatz eines Constraintlösers wird der Ausgleich in der Randomisierung durch Interaktion mit dem Funktionsabdeckungsmodell erreicht, was zu weniger Zyklen führt
  • Die ursprüngliche Randomisierung wird anhand von verfahrensorientierten Codes verfeinert, wobei gerichtete, algorithmische, dateibasierte Methoden und zusätzliche Randomisierungen auf einfache Weise vermischt werden können
  • Ein unkompliziertes Nutzungsmodell, mit dem gewährleistet wird, dass Anwender rasch auf dem neuesten Stand der Dinge sind und gleichzeitig genügend Freiheit und Flexibilität haben, um weiterhin die HDL ihrer Wahl verwenden zu können.

Die neuesten Versionen der EDA-Tools Active-HDL und Riviera-PRO von Aldec bieten die fortschrittlichen Randomisierungs- und Funktionsabdeckungskapazitäten mit OS-VVM im Menüpunkt Options bei VHDL-2008, das heißt, es werden keine zusätzlichen Lizenzen benötigt.

SynthWorks, Anbieter der OS-VVM-Pakete, bietet zudem gründliche Schulungen zu OS-VVM und ergänzende Unterlagen mit zusätzlichen Paketen zur Erstellung von Scoreboards, Speichern und abstrahierenden Schnittstellen.

Die kostenlosen OS-VVM-Pakete können unter der folgenden Adresse heruntergeladen werden, wo auch weitere Unterlagen wie ein Whitepaper, eine Bedienungsanleitung, Probedesigns und Quelldateien für VHDL-Pakete zu finden sind: http://www.aldec.com/en/solutions/functional_verification/os_vvm.

Über Aldec

Aldec Inc. mit Hauptsitz in Henderson im US-Bundesstaat Nevada ist ein Branchenführer im Bereich der elektronischen Verifizierung von Entwürfen (Electronic Design Verification) und bietet ein patentiertes Technologiepaket mit folgenden Komponenten: RTL-Design, RTL-Simulatoren, hardwaregestützte Verifizierung, Design Rule Checking, IP-Cores, Funktionsverifizierung gemäß DO-254 sowie Lösungen für militärische Anwendungen und Luft-/Raumfahrt. www.aldec.com

Über SynthWorks

SynthWorks bietet Schulungen zu den neuesten VHDL-Verifizierungstechniken wie transaktionsbasierten Tests, Bus-Funktionsmodellen, Eigenkontrolle, Datenstrukturen (verkettete Listen, Scoreboards, Speicher), gerichteten, algorithmischen, bedingt zufälligen und abdeckungsabhängigen Zufallstests sowie Funktionsabdeckung. www.synthworks.com

Die Ausgangssprache, in der der Originaltext veröffentlicht wird, ist die offizielle und autorisierte Version. Übersetzungen werden zur besseren Verständigung mitgeliefert. Nur die Sprachversion, die im Original veröffentlicht wurde, ist rechtsgültig. Gleichen Sie deshalb Übersetzungen mit der originalen Sprachversion der Veröffentlichung ab.

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